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　　2、造已同日申请发明专利 (54)实用新型名称 电子电路 (57)摘要 本公开总体涉及电子电路， 包括： 第一存储 器阵列， 包括多个字线； 行解码器， 位于第一存储 器阵列的一侧上， 并且被配置成响应于行地址而 选择性地驱动多个字线； 以及第一字线故障检测 电路， 位于第一存储器阵列的相对侧上。 第一字 线故障检测电路包括： 第一钳位电路， 被配置成 将第一存储器阵列的相对侧处的多个字线钳位 到地； 第一编码器电路， 被配置成对在第一存储 器阵列的相对侧处的多个字线上的信号进行编 码以生成第一编码地址； 以及第一比较器电路， 被配置成将第一编码地址与行地址进行比较， 并 且如果第一编码地址与行地。

　　3、址不匹配， 则设置第 一错误标志， 第一错误标志指示在第一存储器阵 列的一侧与第一存储器阵列的相对侧之间的断 开字线故障的存在。 权利要求书2页 说明书7页 附图7页 CN 211319723 U 2020.08.21 CN 211319723 U 1.一种电子电路， 其特征在于， 包括： 第一存储器阵列， 包括多个字线； 行解码器， 位于所述第一存储器阵列的一侧上， 并且被配置成响应于行地址而选择性 地驱动所述多个字线； 以及 第一字线故障检测电路， 位于所述第一存储器阵列的相对侧上， 所述第一字线故障检 测电路包括： 第一钳位电路， 被配置成将所述第一存储器阵列的所述相对侧处的所述多个字线、钳位 到地； 第一编码器电路， 被配置成对在所述第一存储器阵列的所述相对侧处的所述多个字线 上的信号进行编码以生成第一编码地址； 以及 第一比较器电路， 被配置成将所述第一编码地址与所述行地址进行比较， 并且如果所 述第一编码地址与所述行地址不匹配， 则设置第一错误标志， 所述第一错误标志指示在所 述第一存储器阵列的所述一侧与所述第一存储器阵列的所述相对侧之间的断开字线所述的电子电路， 其特征在于， 还包括控制电路， 所述控制电路被配 置成激活所述第一钳位电路并且将所述行地址施加到所述行解码器， 并且然后在所述第一 编码器电路操作之前， 解除激活所述第一钳位电。

　　5、路， 以对所述多个字线上的所述信号进行 编码并且生成所述第一编码地址。 3.根据权利要求2所述的电子电路， 其特征在于， 所述第一钳位电路包括在所述第一存 储器阵列的所述相对侧处连接到所述多个字线的多个晶体管， 所述多个晶体管由所述控制 电路激活以将所述多个字线所述的电子电路， 其特征在于， 所述第一编码器电路是MN编码器， 其中M等于字线的数目， 并且N等于所述行地址中的位的数目。 5.根据权利要求1所述的电子电路， 其特征在于， 所述第一编码器电路还被配置成对所 述多个字线上的信号进行编码以生成补码第一编码地址， 并且其中所述比较器电路还被配 置成将所述补码。

　　6、第一编码地址与所述行地址的补码进行比较， 并且如果所述补码第一编码 地址与所述补码行地址不匹配， 则设置所述第一错误标志。 6.根据权利要求1所述的电子电路， 其特征在于， 到地的所述多个字线的所述钳位将在 字线的一部分上的累积电荷放电， 所述字线的一部分由于所述第一存储器阵列的所述一侧 与所述第一存储器阵列的所述相对侧之间的所述断开字线故障的所述存在而浮置。 7.根据权利要求1所述的电子电路， 其特征在于， 还包括： 第二存储器阵列， 包括所述多个字线； 其中所述行解码器位于所述第二存储器阵列的一侧上； 以及 第二字线故障检测电路， 位于所述第二存储器阵列的相对侧上， 所述第二字线、电路包括： 第二钳位电路， 被配置成将所述第二存储器阵列的所述相对侧处的所述多个字线钳位 到地； 第二编码器电路， 被配置成对在所述第二存储器阵列的所述相对侧处的所述多个字线 上的信号进行编码， 以生成第二编码地址； 以及 权利要求书 1/2 页 2 CN 211319723 U 2 第二比较器电路， 被配置成将所述第二编码地址与所述行地址进行比较， 并且如果所 述第二编码地址与所述行地址不匹配， 则设置第二错误标志， 所述第二错误标志指示所述 断开字线所述的电子电路， 其特征在于， 还包括控制电路， 所述控制电路被配 置成激活所述第一钳位电路和所述第二钳位电路。

　　8、并且将所述行地址施加到所述行解码器， 并且然后在所述第一编码器电路和所述第二编码器电路操作之前， 解除激活所述第一钳位 电路和所述第二钳位电路， 以对所述多个字线上的所述信号进行编码， 并且生成所述第一 编码地址和所述第二编码地址。 9.根据权利要求8所述的电子电路， 其特征在于， 所述第一钳位电路和所述第二钳位电 路中的每个钳位电路包括在所述第一存储器阵列的所述相对侧处连接到所述多个字线的 多个晶体管， 所述多个晶体管由所述控制电路激活以将所述多个字线所述的电子电路， 其特征在于， 所述第一编码器电路和所述第二编 码器电路中的每个编码器电路是MN编码器， 其。

　　9、中M等于字线的数目， 并且N等于所述行地 址中的位的数目。 11.根据权利要求7所述的电子电路， 其特征在于， 所述第一编码器电路和所述第二编 码器电路中的每个编码器电路是MN编码器， 其中M等于字线的数目， 并且N等于所述行地 址中的位的数目的分数。 12.根据权利要求11所述的电子电路， 其特征在于， 所述分数是一除以所述存储器阵列 的数目。 13.根据权利要求7所述的电子电路， 其特征在于， 所述第一编码器电路和所述第二编 码器电路还被配置成对所述多个字线上的信号进行编码， 以分别生成补码第一编码地址和 补码第二编码地址， 并且其中所述第一比较器电路和所述第二比较器电路还被配置成将所 述。

　　10、补码第一编码地址和所述补码第二编码地址分别与所述行地址的补码进行比较， 如果所 述地址不匹配， 则设置所述第一错误标志和所述第二错误标志。 权利要求书 2/2 页 3 CN 211319723 U 3 电子电路 技术领域 0001 本实用新型总体上涉及测试电路， 并且特别地， 涉及一种用于检测存储器电路的 断开字线状况的测试电路。 背景技术 0002 现在参考图1， 其示出了存储器电路10的简化框图。 电路10包括以行和列排列的存 储器单元C的阵列12。 每行中的存储器单元由字线控制。 每列中的存储器单元连接到位线预解码的行地址， 并且对行地址的位。

　　11、进行解码以选择和 激活字线中的一个字线预解码的列地址， 并对列地址的 位进行解码以选择多个位线。 在写入模式中， 数据输入/输出线上的数据被写入到位于 被地址20选择的字线和多个位线的交点处的存储器单元。 在读取模式中， 存储在位于 被地址20选择的字线和多个位线的交点处的存储器单元中的数据被读出到数据输入/ 输出线 成功的读取或写入操作取决于由字线驱动器电路在所选择的字线处向所选择 的行中的每个存储器单元C施加激励电压(通常为逻辑高电压Vdd)。 然而， 已经认识到， 由于 诸如字线本身的物理中断的硬故障，。

　　12、 所选择的字线的一些部分可能处于浮置状况。 这种 硬故障26通过故障字线a上的 “X” 标记以示意性地方式图示。 这种类型的硬故障的问题在 于， 由于电荷累积， 故障字线可以获取从地到Vdd的任何电压， 并且这可能 妨碍了检测到故障的存在的可能性， 并且进一步可能导致向不正确的存储器单元写入数据 和从不正确的存储器单元读取数据。 0004 耦合到字线的常规的字线通常被配置成检测固定在接地故障 状况并且响应于该故障的检测而输出错误标志。 这种类型的错误可能由于硬错误或软错误 引起。 常规的字线将能够检测以下故障， 其中在字线 但没有电荷累积在故障字线上的电压为地或在地 附近。 不幸的是， 因为在那种情况下的故障的测试依赖于对于地电压的检测， 所以常规的字 线将不能检测到以下场景， 其中在字线并且在故障字 线上累积了足够的电荷以将在浮置部分32上的电压升高到远高于地的 水平。 0005 在本领域中需要一种能够确保对字线中的物理中断的正确检测的故障检测电路。 实用新型内容 0006 本实用新型中所公开的实施例可以至少部分地解决或减轻上文所提到的故障检 测方面目前存在的问题。 0007 在第一方面， 提供。

　　14、了一种电子电路， 包括： 第一存储器阵列， 包括多个字线； 行解码 器， 位于第一存储器阵列的一侧上， 并且被配置成响应于行地址而选择性地驱动多个字线； 以及第一字线故障检测电路， 位于第一存储器阵列的相对侧上。 第一字线故障检测电路包 说明书 1/7 页 4 CN 211319723 U 4 括： 第一钳位电路， 被配置成将多个字线钳位到地； 第一编码器电路， 被配置成对多个字线 上的信号进行编码以生成第一编码地址； 以及第一比较器电路， 被配置成将第一编码地址 与行地址进行比较， 并且如果第一编码地址与行地址不匹配， 则设置第一错误标志， 该第一 错误标志指示第一存储器阵列的所述一侧与第一。

　　15、存储器阵列的所述相对侧之间的断开字 线 在一些实施例中， 该电子电路还包括控制电路， 该控制电路被配置成激活第一钳 位电路并且将行地址施加到行解码器， 并且然后在第一编码器电路操作之前， 解除激活第 一钳位电路， 以对多个字线上的信号进行编码并且生成第一编码地址。 0009 在一些实施例中， 第一钳位电路包括在第一存储器阵列的相对侧处连接到多个字 线的多个晶体管， 多个晶体管由控制电路激活以将多个字线 在一些实施例中， 第一编码器电路是MN编码器， 其中M等于字线的数目， 并且N等 于行地址中的位的数目。 0011 在一些实施例中， 第一编码器电路还。

　　16、被配置成对多个字线上的信号进行编码以生 成补码第一编码地址， 并且其中比较器电路还被配置成将补码第一编码地址与行地址的补 码进行比较， 并且如果补码第一编码地址与补码行地址不匹配， 则设置第一错误标志。 0012 在一些实施例中， 到地的多个字线的钳位将在字线的一部分上的累积电荷放电， 字线的一部分由于第一存储器阵列的一侧与第一存储器阵列的相对侧之间的断开字线故 障的存在而浮置。 0013 在一些实施例中， 该电子电路还包括： 第二存储器阵列， 包括多个字线； 其中行解 码器位于第二存储器阵列的一侧上； 以及第二字线故障检测电路， 位于第二存储器阵列的 相对侧上， 第二字线故障检测电路包括： 。

　　17、第二钳位电路， 被配置成将第二存储器阵列的相对 侧处的多个字线钳位到地； 第二编码器电路， 被配置成对在第二存储器阵列的相对侧处的 多个字线上的信号进行编码， 以生成第二编码地址； 以及第二比较器电路， 被配置成将第二 编码地址与行地址进行比较， 并且如果第二编码地址与行地址不匹配， 则设置第二错误标 志， 第二错误标志指示断开字线 在一些实施例中， 该电子电路还包括控制电路， 该控制电路被配置成激活第一钳 位电路和第二钳位电路并且将行地址施加到行解码器， 并且然后在第一编码器电路和第二 编码器电路操作之前， 解除激活第一钳位电路和第二钳位电路， 以对多个字线、行编码， 并且生成第一编码地址和第二编码地址。 0015 在一些实施例中， 第一钳位电路和第二钳位电路中的每个钳位电路包括在第一存 储器阵列的相对侧处连接到多个字线的多个晶体管， 多个晶体管由控制电路激活以将多个 字线 在一些实施例中， 第一编码器电路和第二编码器电路中的每个编码器电路是MN 编码器， 其中M等于字线的数目， 并且N等于行地址中的位的数目。 0017 在一些实施例中， 第一编码器电路和第二编码器电路中的每个编码器电路是MN 编码器， 其中M等于字线的数目， 并且N等于行地址中的位的数目的分数。 0018 在一些实施例中， 分数是一除以存储器阵列的数目。 0。

　　19、019 在一些实施例中， 第一编码器电路和第二编码器电路还被配置成对多个字线上的 信号进行编码， 以分别生成补码第一编码地址和补码第二编码地址， 并且其中第一比较器 说明书 2/7 页 5 CN 211319723 U 5 电路和第二比较器电路还被配置成将补码第一编码地址和补码第二编码地址分别与行地 址的补码进行比较， 如果地址不匹配， 则设置第一错误标志和第二错误标志。 附图说明 0020 为了更好地理解实施例， 现在仅以示例方式参考附图， 其中： 0021 图1是存储器电路的简化框图； 0022 图2是具有断开字线故障检测电路的存储器电路的简化框图； 0023 图3是具有断开字线、路的存储器电路的示意图； 0024 图4A-图4C图示了图3中所示的电路进行断开字线是具有断开字线故障检测电路的多存储体存储器电路的简化框图； 0026 图6是具有断开字线故障检测电路的多存储体存储器电路的示意图。 具体实施方式 0027 现在参考图2， 其示出了具有断开字线包括以行和列排列的存储器单元C 的阵列12。 每行中的存储器单元由字线 控制。 每列中的存储器单元连接到位线接收行地址RAddr， 并且对行地 址的位进行解码以选择和激活字线接收列地址CAddr并 且对该列地址的位进行解码以选择多个位线。 在写入模式中， 数据输入/输出线上的 数据被写入到存储器单元， 该存储器单元位于由行解码器电路18选择的字线选择的多个位线的交点处。 在读取模式中， 存储在由行解码器电路18选择的字 线选择的多个位线的交点处的存储器单元中的数据被读出到数 据输入/输出线 断开字线 通过经激活的钳位 电路将字线中的每个字线钳位到地而响应钳位信号(Clp)的断言。 断开字线、包括字线， 该字线连接到每条字线， 并且操作以对 字线上的信号进行编码以生成用于输出的编码地址EAddr。 比较器电路108操作以将编码 地址EAddr与行地址RAddr进行比较， 并且在地址不匹配时断言输出错误标志。 0029 在特定实施方式中， 字线操作以对字线上的信号进行编码， 以生 成编码地址EAddr和编码地址的逻辑反相EAddrb 两者。 然后， 比较器电路108将操作以将编 码地址EAddr与行地址 RAddr进行比较， 并且将编码地址的逻辑反相EAddrb与行地址 RAddrb的逻辑反相进行比较， 并且在地址比较中的任。

　　23、何一个地址比较中匹配失败时， 断言 输出错误标志。 0030 钳位信号(Clp)传播以进一步生成复位信号Rst， 该复位信号 Rst也被施加到比较 器电路108的输入。 比较器电路108进一步操作以检查复位信号Rst的逻辑状态和逻辑转变。 在检测到复位信号Rst 有问题的情况下， 也可以由比较器电路108断言错误标志。 复位信号 Rst由控制电路110输出的钳位信号生成， 并且用作字线 的跟踪信号。 复位信号 Rst的激活指示在编码地址EAddr总线和编码地址的逻辑反相EAddrb总线上已经形成了足 够的电压， 以允许比较器108对EAddr和EAddrb信号的状态的检测。 响应于。

　　24、在比较器108 处 的复位信号Rst的逻辑转变， 比较器起作用以锁存EAddr和EAddrb 信号并且执行地址的比 说明书 3/7 页 6 CN 211319723 U 6 较。 0031 将注意到， 与复位信号Rst的生成相关联的信号线本身可能遭受硬故障。 例如， 承 载钳位信号(Clp)的信号线(从该信号线生成复位信号Rst)可能中断， 并且在这种情况下， 钳位电路104的操作将被破坏。 然后， 未能在比较器108处检测到复位信号Rst的激活指示该 故障的存在和检测到该故障。 因此， 由比较器电路108感测复位信号Rst的状态， 并且在检测 到故障的情况下， 标志将被设置。 用于复位信号R。

　　25、st的信号线中的最远 的钳位电路(例如， 图3中示出的NMOS 200)的控制栅极， 从而有效地确保了钳位电路中的每 个钳位电路104已经有效地接收到钳位信号Clp。 0032 控制电路110接收要以读/写方式访问的存储器位置的地址20， 并且执行地址预解 码操作， 以生成施加到行解码器18的行地址RAddr 和施加到列解码器22的列地址CAddr。 控 制电路110将钳位信号(Clp) 断言。 然后， 钳位电路104将字线中的每个字线钳位到地。 响 应于指示存储器访问操作(读/写)开始的时钟信号Clk， 控制电路110 提供行地址RAddr和 列地址CAddr， 并且。

　　26、将钳位信号(Clp)解除断言。 钳位电路104通过释放字线中的每个字线 上的钳位来进行响应。 然后， 字线对字线上的信号进行编码以生成编码地 址EAddr(和EAddrb)。 然后， 比较器电路108起作用以将编码地址EAddr与行地址RAddr进行 比较(并且将EAddrb与RAddrb 进行比较)， 并生成输出错误标志， 该输出错误标志的逻辑状 态取决于所比较的地址是否匹配。 0033 在字线操作以对字线上的信号进行编码并且生成编码地址 EAddr之前， 控制钳位电路104将字线中的每个字线钳位到地的操作是重要的， 因为钳位 到地操作有效地将。

　　27、字线中的每个字线放电， 并且特别地将有效地使累积在故障字线上的任何电荷放电。 因此， 不利地影响对字线信号进行编码和生成编码地址 EAddr(和EAddrb)的操作的任何累积电荷将不存在。 0034 考虑以下示例， 其中存储器100包括由行解码器18逻辑高驱动的故障字线a和由 行解码器逻辑低驱动的非故障字线b。 现在， 假设不存在钳位电路104(或不操作)， 并且假 设电荷已经累积在故障字线上。 该累积的电荷使故障字线上的电压升高到高于地。 因此， 字线b上分别看到逻辑高 和逻辑低的。

　　28、字线信号， 其对应于由行解码器18响应于对行地址RAddr的解码而驱动的逻辑 高和逻辑低状态。 相应地， 字线将对字线上的信号进行编码， 以生成与行 地址RAddr匹配的编码地址EAddr。 在这种情况下， 故障检测电路将无法检测到故障字线a 的断开字线 现在考虑前述示例的修改， 其中钳位电路104存在并且操作。 在对字线上的信号 进行编码的操作之前， 钳位信号(Clp)被断言， 并且钳位电路104操作以将字线b钳 位到地。 累积在故障字线上的电荷被放电， 并且浮置部分32上的电压被驱 动到地。 因此， 字线将在字线b上分别看到逻辑低和逻辑低的字线信 号， 其不对应于由行解码器18响应于对行地址RAddr的解码而驱动的逻辑高和逻辑低状态。 相应地， 字线将对字线上的信号进行编码， 以生成与行地址RAddr 不匹配 的编码地址EAddr。 在这种情况下， 由于未能匹配地址， 比较器将断言错误标志， 并且因此指 示故障字线a的断开字线， 其示出了具有断开字线的示意图。 将 说明书 4/7 页 7 CN 211319723 U 7 认识到， 为了便于理解， 该示意图呈现了图2的电路的缩小规模的简。

　　30、化。 在这种缩小规模的 简化中， 行地址RAddr 仅具有两个位A0和A1， 并且因此仅存在四个字线 断开字线 及其字线驱动器 电路的相对侧上。 因此， 字线从存储器阵列的左侧上的行解码器18的输出延伸， 通过和/ 或经过存储器阵列的对应行的存储器单元(C， 图1和图2)中的每个存储器单元， 到在存储器 阵列的右侧的断开字线。 断开字线 在存储器阵列与字 线驱动器的相对侧上的该位置很重要， 以使断开字线可以有效地测试由 在存。

　　31、储器阵列本身内存在的硬故障引起的断开字线由多个金属氧化物半导体场效应晶体管(MOSFET) 器件200形成， 其 栅极端子被连接以接收钳位信号(Clp)。 每个字线， 其中第一导电端 子(例如， 漏极端子)连接到字线， 并且第二导电端子(例如， 源极端子)连接到地。 所图示 的示例中的晶体管200是n沟道器件。 响应于钳位信号(Clp)的断言(例如， 被断言在Vdd处的 逻辑高)， 晶体管200中的每个晶体管导通以将字线短路到地。 这样做的作用是将字线钳 位到地， 并且特别地是将在字线中的故障字线的浮置部分上累积的任何电荷放电。

　　32、。 0039 字线是MN编码器(在该示例中， 为42编码器)， 其生成真实和补 码编码输出。 M等于字线的数目， 并且N等于行地址中的位的数目和编码地址中的位的数目。 在所示的实施例中， 字线被实施成基于ROM的编码器， 其具有快速切换操作、 静态状况下很少甚至没有电流消耗以及在切换期间电流低的优点。 字线包 括多个MOSFET器件202。 为每个字线的栅极 连接到该字线， 并且其中每个晶体管的第一导电端子(例如， 漏极端子)连接到被偏置在Vdd 处的输出地址线或保持断开连接(浮置)， 并。

　　33、且其中每个晶体管的第二导电端子(例如， 源极端子)连接到地。 每个输出地址线通过适当的上拉器件(例如， 在此仅示意性地图示 为电阻器)连接到Vdd。 0040 关于用于从字线信号产生编码地址EAddr的示例42真实编码器： 对于由字线a 驱动并且连接到地址线的晶体管对， 该晶体管对的第一导电端子连接到Vdd； 对于 由字线b驱动并且连接到地址线的晶体管对， 该对中的第一晶体管的第一导电 端子断开连接并且该对中的第二晶体管的第一导电端子连接到 Vdd； 对于由字线c驱动 并且连接到地址线的晶体管对， 该对中的第一晶体管的第一导电端子连接。

　　34、到Vdd， 并且该对中的第二晶体管的第一导电端子断开到Vdd的连接； 并且对于由字线d 驱动并 且连接到地址线的晶体管对， 该晶体管对202的第一导电端子断开连接。 这仅作为 示例示出， 应当理解， 本领域技术人员可以设计任何合适的MN编码器， 以用作字线 的线 关于用于从字线信号产生逻辑反相的编码地址EAddrb的示例 42补码编码器： 对于由字线a驱动并且连接到地址线b的晶体管对， 该晶体管对202的第一导 电端子断开连接； 对于由字线b驱动并且连接到地址线b的晶体管对， 该对中的 第一晶体管。

　　35、的第一导电端子连接到Vdd， 并且该对中的第二晶体管的第一导电端子断开连 接； 对于由字线c驱动并且连接到地址线b的晶体管对， 该对中的第一晶体管 的第一导电端子断开连接， 并且该对中的第二晶体管的第一导电端子连接到Vdd； 并且对于 说明书 5/7 页 8 CN 211319723 U 8 由字线d驱动并且连接到地址线b的晶体管对， 该晶体管对202的第一导电端子 连接到Vdd。 这仅作为示例示出， 应当理解， 本领域技术人员可以设计任何合适的MN编码 器， 以用作字线 使用和评估真实编码地址EAddr和补码编。

　　36、码地址EAddrb具有操作优势。 在能够访 问EAddr信号和EAddrb信号两者的情况下， 比较器电路108可以检测三种不同的故障情况， 如下： a)断开字线， b) 错误字线被选择， 和c)多个字线被同时选择。 将注意到， 可以使用 EAddr和EAddrb两者其一来检测故障情况a)和b)。 但是， 故障情况c)的检测需要EAddr和 EAddrb两者。 0043 通过考虑如图4A-图4C中图示的示例， 可以更好地理解图3的断开字线的操作。 对于该示例， 假设字线内具有字线本身中的物理中断 的形式的故障。 这通常以示意性方式由在故障字线、的 “X” 标志表示， 并且这产生连接 到断开字线已经由控制电路110预解码以生成行地址 RAddr。 行解码 器18对该RAddr进行解码以选择字线b。 响应于该选择， 行解码器18的字线驱动器电 路会将字线d驱动到地(逻辑低 “0” )并且将字线b驱动到Vdd(逻辑高 “1” )。 在存储器阵列12的相对侧处， 字线d也将接地(逻辑低 “0” )。 但是， 由于字线b 中的断开字线故障 “X” ， 地与Vdd 之间的任何电压都可能存在于字线上， 并且因此字线的逻辑状态未被定义(在图4A中由 “U” 指示)。 0045 现在参考图4B。 现在， 假设故障字线上存在电荷的累积， 使得字 线的逻辑状态不再是未定义的。 实际上， 由于电荷累积， 浮置部分32上可 以形成足够的电压， 使得浮置部分32处于逻辑高 “1” 状态(在图4B中由 “U1” 指示)。 假设钳位 电路104不存在或不可操作， 则电荷累积将产生字线信号 ， 该字线信号将由字线编码以生成编码地址EAddr和编码地址EAddrb。 发生 这种情况是因为针对EA0和EA1b地址线)， 并且针对EA1和EA0b地址线” 状态的字线b栅控的晶体管导通(因此， EA10 并且EA0b0)。 比较器电路108将编码地址EAddr与行地址RAddr进行比较， 并且 发现地址匹配。 比较器电路108还将补码编码地址EAddrb与补码行地址RAddrb 进行比较， 并且发现地址匹配。 鉴于地址匹配， 输出标志未被设置。 因为标志未被设置， 所以 这指示电路102尚未检测到字线b上的故障。 当然， 在图4B中所示的示例中未能检测到字 线b上的故障是令人关注的。 然而， 断开字线 现在参考图4C。 如前所述， 在故障字线上的足够的电荷累积可能 导致字线B)。 为了解决这种可能性， 控制 电路110断言钳位信号Clp， 该钳位信号Clp激活钳位电路104内的晶体管200。 因此， 所有的 字线d都被短路到地。 特别地， 连接到字线b的激活确保故障字线上的任何累积电荷都被放电， 并且浮置部分32因此被驱动到地(逻辑低 “0” )。 结果， 字线信号将由字线编码以生成编码地址 EAddr和编 码地址EAd。

　　41、drb。 发生这种情况是因为针对 EA0、 EA1、 EA0b和EA1b地址线 均未导通(因此， EA01、 EA11、 EA0b1和EA1b1)。 比较器电路108将编码地址 EAddr与行地址RAddr进行比较， 发现地址不匹配。 比较器电路108还将补码编码地址 EAddrb与补码行地址RAddrb 进行比较， 并且发现地址不匹配。 因为存在至少一 个由比较器电路108对不匹配的地址的检测， 所以输出标志被设置。 这指示电路 102已经检 测到字线 信号Clp和Rst在公共信号线上存在。 应当注意， 该公共信号线被布线为在 一个方向上沿。

　　42、着存储器阵列12的列的长度通过以与晶体管200的栅极端子电接触， 然后在 相反方向上沿着存储器阵列12的列的长度在返回路径中回送。 公共信号线的该长路径 在信号Clp和Rst的逻辑状态的转变上引入了RC时间延迟。 如上所述， 时间延迟对于确保在 被比较器电路108锁存之前在EAddr和EAddrb 信号上形成足够的电压是重要的。 长路径也 很重要， 以确保从钳位电路104的最远的钳位NMOS 200生成的信号Rst。 0048 图3的实施方式示出了仅包括由阵列12形成的单个存储器存储体的存储器电路 100。 断开字线还可以在包括多个存储器存储体的更复杂的存储器架构中 支。

　　43、持故障检测操作。 在图5中示出这种实施方式。 这里， 存储器电路包括由阵列12a和阵列 12b形成的两个存储器存储体。 行解码器18用于解码行地址RAddr并为两个存储器存储体选 择字线。 断开字线可以对每个存储器存储体提供， 并且可以采用如图3 中所示的形式。 每个被包括的电路102a和102b将分别生成对应的Flag0和Flag1。 0049 在一种实施方式中， 用于生成编码地址EAddr的位的电路装置可以在两个电路 102a和102b之间进行拆分。 例如， 对于MN编码器配置， 编码地址EAddr的N/2个位可以由电 路102a生成， 并且编码地址EAddr的不同的。

　　44、N/2个位可以由电路102b生成。 图6示出了具有4 2编码器配置的这种情况的示例， 其中电路102a包括字线a， 该字线a针对编码地址的一部分(在这种情况下， 一位， 即， N2/2)生成线b包括字线b， 该字线b 针对该编 码地址的另一部分(在这种情况下， 另一位)生成线a将编码地址的一部分(具有位EA0和EA0b)与行地址的对应部分(具有位A0和A0b)进行 比较， 以检测匹配， 并且在未检测到匹配的情况下， 控制Fl。

　　45、ag0的设置。 比较器电路108b将编 码地址的一部分(具有位EA1和EA1b) 与行地址的对应部分(具有位A1和A1b)进行比较， 以 检测匹配， 并且在未检测到匹配的情况下， 控制Flag1的设置。 0050 本实用新型中所公开的实施例通过引入钳位电路和比较器等， 从而实现可以正确 的检测到存储器电路中的字线 尽管已经在附图和前面的描述中详细地图示和描述了本实用新型， 但是这种图示 和描述被认为是说明性或示例性， 而不是限制性的； 本实用新型不限于所公开的实施例。 通 过研究附图、 公开内容和所附权利要求， 本领域技术人员在实践所要求保护的实用新型时 可以理解和实。